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【ES】論理回路メモ

トランジスタのスイッチング動作

ベース(base)から小さい電流を流すとコネクタ(collector)とエミッタ(emitter)間が導通状態になる.
ベースの電流を変化させるとコレクタの電流もそれに応じて大きく変化し、 ベースの電流を止めるとコレクタ‐エミッタ間にも電流が流れなくなる.
トランジスタにはベースの電流の変化を拡大する 「増幅作用」 と、 コレクタ電流をベース電流で ON-OFF する 「スイッチング作用」 があり、 コンピュータではもっぱらこのスイッチング作用が利用されている。

負論理

負論理とはH(5V, 3.3Vなどを)論理0. L(0V)を論理1とすること
正論理とはHを論理1,Lを論理0とすること

3ステートバッファ

制御のところを“1”(Hレベル)にすると入力のデータはそのまま出力される。
ところが、制御のところを“0”(Lレベル)にすると出力部を切り離してデータが出力されない。この切り離されている状態をハイインピーダンスという。(真理値表では"Hi-Z"や"Z"で表す)

この回路のように“1”(Hレベル)の状態、“0”(Lレベル)の状態、ハイインピーダンスの状態の3種類の出力状態をとることができる回路をスリーステートまたはトライステート(Tri State)と呼ぶ。
(参考)http://toshiba.semicon-storage.com/jp/design-support/e-learning/micro_intro/chap1/1274771.html

ハザード

論理回路におけるハザードとは,出力がおかしくなること.
その原因は,素子および配線の遅延時間のばらつき

フリップフロップ

RSフリップフロップ

RSフリップフロップ回路のRはリセット、Sはセットの略です。
フリップフロップに記憶機能を持たせるためには、出力状態を入力にフィードバックすることで出力状態を保持する必要があります。
RもSも“0”のとき、Qが“1”なら“1”のまま、“0”なら“0”のままと、以前の状態を保持します。Qが“1”を記憶している状態をセット状態、 “0”を記憶している状態はリセット状態といいます。
出力端子にはQとQがありますが、このQとQの関係は必ず逆になります。真理値表の動作条件の中に、禁止となっている条件がありますが、この条件で使用した場合に、次の出力が確定できなくなるためです。
右の下図はRSフリップフロップ回路のタイムチャートですが、Sに入力信号“1”がセットされると、出力端子Qがセットされます。その後、SもRも“0”の状態が続けば、Qはセット状態を保持します。次にRが“1”になると、リセットされ、再び、Sに入力信号がセットされるまでリセット状態を保持します。
このようにRSフリップフロップ回路は、一瞬の信号をデータとして記憶できる特性があります。

(参考)
http://toshiba.semicon-storage.com/jp/design-support/e-learning/micro_intro/chap1/1274779.html

Dフリップフロップ

Dフリップフロップは、クロック信号(CK)の立ち上がり(信号がL→Hに変化すること)や立ち下り(信号がH→Lに変化すること)のタイミングで入力信号の状態を保持し、出力を変化させるフリップフロップです。

(参考)https://www.renesas.com/ja-jp/support/technical-resources/engineer-school/digital-circuits-03-sequential-logic.html

Dフリップフロップを使って、非同期信号を取り込む。
これは、Dフリップフロップが、クロックが入力される直前のD入力の状態と同じ状態をQから出力する性質を利用している。

しかし課題がある。
D入力の状態変化とクロックのタイミングが重なってしまうことだ。
これをメタステーブル(meta-stable)状態という。
メタステーブル状態を防ぐために、フリップフロップに求められる入力信号の安定性に関わる時間パラメータが2つある。

  • セットアップ時間。
    • クロックのタイミング信号に先立って入力信号を確定、保持しなければならない最小時間
  • ホールド時間
    • タイミング信号のあとも入力信号を保持しておかなければならない時間

非同期信号では、原理的に上記2つを満たせないので、
Dフリップフロップを直列につなぐ方法が採用されている。

  • クロックスキュー(clock skew)
    • クロック信号が伝わる場所や経路の違いで、どの程度ずれるかを表す時間